[CichyGlosZTyluGlowy]

Kompiluję sobie w #quartus 14.10 projekt i od 20 minut wisi na analizie i syntezie w 46%, z tym że cały ten postęp nabił w pierwszych 5 minutach. Powinienem mu przerwać? Wcześniej sam przerwał kompilację bo mu zabrakło pamięci. #fpga #verilog #elektronika #programowanie

[chamstwo_w_spreju]

@CichyGlosZTyluGlowy może robisz jakiś niewykonywalny układ? Jakieś modulo przez niewielokrotnosc potęgi 2 lub dzielenie itp?

[CichyGlosZTyluGlowy]

@chamstwo_w_spreju: Jedyne co przychodzi mi na myśl to dodawanie rejestrów po 2048 bitów.

[Visher]

@CichyGlosZTyluGlowy: coś ciekawego musiałeś zrobić albo Quartus odwala, ten program czasem zatnie się czy wykrzaczy nieprzewidywalne. Mi tam synteza specjalnie długo nie trwała, do dwóch minut nawet jak wpakowywałem tam Nios II. Choć nie wiem jaki procesor i dysk masz, bo u mnie i7 3 generacji w wersji M i SSD - robi swoje przy takiej zabawie.

[CichyGlosZTyluGlowy]

@Visher: Mam i5 pierwszej generacji i też SSD.

[CichyGlosZTyluGlowy]

@Visher: @chamstwo_w_spreju: po zmniejszeniu rozmiaru tych rejestrów do 512 bitów kompilacja robi się w kilka minut, ale już przy 1024 wiesza w ten sam sposób. Jakiś pomysł jak to przeskoczyć?

[Visher]

@CichyGlosZTyluGlowy: nie kojarzę niestety o co chodzi z rejestrami n-bitowymi.. możesz przypomnieć? masz na myśli po prostu zmienną 2048-bitową?

[Visher]

@CichyGlosZTyluGlowy: jak tak to po prostu podziel wejście rejestru na 4 porcje po 512 bitów i tak samo wyjście. mam nadzieję że algorytm który Twój rejestr realizuje nie będzie tu przeszkodą

[CichyGlosZTyluGlowy]

@Visher: tak, właściwie to kilkanaście zmiennych i połączeń o tej samej długości ustalanej jednym parametrem.